芯片封装(芯片封装方式)

失效剖析实验室 半导体工程师 2021-12-20 08:24在曩昔几年中，先进封装已成为半导体越来越遍及的主题。在这个由多个部分组成的系列中，SemiAnalysis将打破大趋势。咱们将深入研讨完结先进封装的技能，例如高精度倒装芯片、热压键合 (TCB) 和各种类型的混合键合 (HB)。

北京期货配资年息12,北京期货配资年息12

本次深入探讨将包含各种代工厂、IDM、OSAT和无晶圆厂规划公司的运用状况、设备收购以及技能挑选的差异。它还将包含 Besi Semiconductor、ASM Pacific、Kulicke and Soffa、EV Group、Suss Microtec、SET、Shinkawa、Shibaura和 Xperi 等公司对设备和供给链的议论。

600149,600149

000568股吧,000568股吧

首要让咱们评论一下对先进封装的需求。摩尔定律以迅猛的速度开展。自台积电 32nm 失误以来，直到现在的 5nm 工艺节点，台积电的晶体管密度每年添加 2 倍。虽然如此，实在芯片的密度每 3 年添加约 2 倍。这种较慢的速度部分是由于 SRAM 缩放、功率传输和热密度的消亡，但大多数这些问题都与数据的输入和输出有关。

芯片上数据的输入和输出 (IO) 是核算的命脉。将内存置于芯片上有助于经过削减通讯开支来削减 IO 需求，但归根到底，这是一种有限的扩展途径。处理器有必要与外部国际进行买卖以发送和接纳数据。摩尔定律使业界的晶体管密度大约每 2 年添加 2 倍，但 IO 数据的速率每 4 年才添加 2 倍。几十年来，晶体管密度与 IO 数据速率的这种差异呈现了巨大差异。一同封装的光学器材仅仅处理这个问题的一种办法，它并不是独自呈现的。

从根本上说，芯片需求包容更多的通讯或 IO 点才干跟上。不幸的是，这方面的终究一个首要进程功用添加是在 90 时代转向倒装芯片封装。

传统的倒装芯片封装的凸点距离在 150 微米到 200 微米之间。这意味着每个 IO 单元在裸片的底侧相距 150 到 200 微米。台积电 N7将凸点距离下降到 130 微米，英特尔的 10nm 将凸点距离下降到 100 微米，这些行进被称为细距离倒装芯片。不要小看这些行进，由于它们极大地促进了更好的处理器，但 2000 年的封装技能与 2021 年的封装技能根本相同。

2000年的250mm2的芯片与2022年的250mm2芯片在晶体管数量、功用和本钱方面有着难以置信的不同。摩尔定律每 2 年翻一番，表明晶体管数量添加了 2000 倍以上。显着，实际并不那么有利，但晶体管依然添加了几个数量级。在硬币的另一面，封装没有享用相同水平的添加。

在台积电的 N7 节点上，AMD 的凸块距离从约 200 微米变为 130 微米，IO 仅添加了 2.35 倍。如前所述，英特尔在 10 纳米工艺上从200 微米的凸点距离变为 100 微米，然后完结了更大的缩放。这依然只会使 IO 添加 4 倍。2.35倍或4倍的添加是相关于晶体管数量添加的舍入差错。

这带来了pad（硅片的管脚）受限规划的概念。将旧规划转移到新工艺节点时，规划自身或许会大幅缩小，但 IO 需求会阻挠芯片尺度缩小多少。由于需求 IO，裸片尺度坚持较大且留有空白空间。这些状况称为pad limited，而且十分频频。

趁便说一句，这不只与将运用先进封装的前沿有关，而且与环绕轿车芯片和一般半导体缺少的评论有关。Intel 的首席执行官 Pat Gelsinger 以为，这些缺少的公司应该转向 Intel 16nm 代工服务。

Pat Gelsinger表明，今日，咱们宣告在英特尔 16 和爱尔兰工厂的其他节点上供给欧洲代工服务，咱们信任这有时机帮忙加快完毕供给缺少，咱们正在与轿车和其他职业协作帮忙树立这些才干。但我也想说有些人或许会争论论，好吧，让咱们在旧节点上构建大部分轿车芯片。旧节点不需求一些旧晶圆厂吗？咱们是想出资曩昔仍是想出资未来？

一个新的晶圆厂需求 4 到 5 年的时刻才干建成并具有出产价值。不是处理今日的危机，出资于未来，不要挑选向后出资。相反，咱们应该将一切规划迁移到新的现代节点，为未来添加供给和灵活性做好预备。

Intel的问题在于，当从陈旧的节点转移到相对现代的节点时，这些规划将遭到pad约束。由于每 mm2的本钱较高，单位本钱经济学在这里不起作用，由于由于pad有限，芯片面积不能很好地缩放。除了这些本钱之外，由于有必要在较新的节点上从头规划旧芯片和整个从头认证进程，因而一次性本钱也很高。将旧芯片移到新节点的处理方案是不可行的。

那么怎么添加 IO 计数呢？

一种途径是寻觅使芯片更大的办法。面积越大，IO的空间就越大。这不是最佳途径，但规划人员会常常添加芯片上的内存，以便在芯片上存储更多数据。这反过来又在必定程度上削减了 IO 需求。AMD 最近的架构便是一个很好的比如，由于它们在 CPU 和 GPU 上都有巨大的缓存。

AMD 将其命名为 InfinityCache（无线缓存）。处理方案是经过供给许多的片上 SRAM 来存储处理器中与核算最相关的数据，然后下降内存带宽要求。在 GPU 范畴，AMD 清晰表明他们能够经过添加无限缓存将 GDDR6 总线巨细从 384 位削减到 256 位。苹果在这方面也很活跃，在他们内部规划的处理器上塞满了许多的缓存。这些规划挑选的一个组成部分与功率有关，但很大一部分也是由于pad约束。

另一种途径是添加各种专用电路以进步芯片功率。咱们在许多的异构核算中看到了这一点。回到咱们的Apple A15 芯片剖析，令人惊奇的是 CPU 或 GPU 的专用区域如此之少。这是人们议论最多的两个方面。Apple 没有专心于这些营销方面，而是将许多区域用于其他功用。虽然没有标示，但右下角首要是图画信号处理器。这块巨大的部分正在做与摄影和视频相关的核算。还有另一个未符号的块与媒体编码和解码相关的核算有关。在 SoC 周围，能够找到这些适当小的一致矩形，它们是 SRAM 缓存，可将更多数据保存在芯片上，而不用进入内存。

这些作业负载不能在传统CPU上运转。AI的模型越来越大，Facebook 的深度学习引荐体系模型有超越12万亿个参数。不断胀大的模型尺度致力于让你在运用上逗留更长时刻并点击更多广告。谷歌开发了自己的芯片，用于人工智能模型的操练和推理，称为 TPU。跟着 VCU（一种新式处理器）的呈现，他们扩展了在芯片作业的研讨，假如专用于同一使命，它能够替代 1000 万个 CPU。

亚马逊有定制的网络芯片，也运转他们的办理程序和办理仓库。他们具有自己的芯片，专门用于AI 操练、AI 推理、存储操控和 CPU。当你检查 Marvell 和 Broadcom ASIC 服务的要点时，就会发现，硬件规划和架构的分散性只会添加。

就连英特尔，这家以为每个作业负载都应该在 CPU 上运转的公司，也认识到仅有的行进路途是异构规划。与针对每项使命的通用 CPU 硬件不同，该职业正在选用常见的作业负载并专门为它们构建芯片。这使架构师能够取得更高的每单位硅功用。

长话短说，除了 CPU 之外，专用集成电路的异构集成是登峰造极的。不过，更多内存和更多异构核算并不是全能的。虽然经过添加内存和异构核算来添加芯片尺度关于消除pad约束和进步动力功率十分有用，但这些都是要花钱的。许多钱。

更多的芯片面积意味着更多的引脚、更多的集成功用，但这也是本钱失控的绝妙办法。而且芯片尺度现已到达极限。例如，看看英伟达或英特尔的数据中心阵型。两者都挨近“标线约束”超越 5 年。即便他们乐意，他们也无法持续制作更大的芯片。芯片缩短现已大幅放缓，助长了这个问题。

因而，缩短现已放缓，芯片尺度无法添加得更大，规划也遭到pad的约束，这些是仅有的问题吗?

不幸的是，不是。硅单元经济学也遇到了妨碍。半导体职业及其下流企业孤军独战地推进了整个经济的通缩环境，抵消了其他当地的通胀举动。没有它，80 时代以来的美国和欧洲将阅历无休止的滞胀。不过，这种革新性的通货紧缩力气正在遇到妨碍。半导体单位经济没有改进。事实上，将晶体管缩小到更小，它们乃至变得更糟。制作大芯片不只贵重，而且比之前的一代更贵重。

这张来自 AMD 的图表描绘了一幅十分病态的画面。虽然每个节点的改变并不相同，但很显着，在 7nm 和 5nm 处，该职业现已到达了拐点。每产出平方毫米的本钱添加起伏不是很小，而是很大。虽然节点转化带来了相似的密度增益，或许或许由于 SRAM 缩放速度放缓而更糟，但本钱的添加并没有跟上。与每晶体管本钱相关的趋势反转令业界震动。这种反转具有巨大的影响，乃至导致无知的银行家以此为理由，下调台积电的评级，称其估值过高。

摩根士丹利以为，由于摩尔定律正在放缓，晶体管本钱缩放现已中止，台积电的定价压力将削弱。摩根士丹利经过一张可笑的图表来证明这一点，该图表显现 5nm 的晶体管本钱低于 7nm，这与业界专家构成鲜明对比。跟着 FinFET 节点的引进，每个晶体管的本钱停滞不前，7nm 彻底趋于稳定，而 5nm 则比以往任何时候都高。咱们的读者能够算一算，N7 晶圆约为 9500 美元，N5 晶圆约为16000 美元。苹果的芯片尺度几乎没有下降，但他们付了钱。

因而，每个晶体管的本钱仍在添加，但对核算的需求比以往任何时候都添加。咱们转向异构架构进行反击，但现在芯片规划进程要困难得多。该职业有必要依托许多具有不同 IP 的团队准时交给并将其整合在一同。Synopsys 和 Cadence 等 EDA 供给商在帮忙方面做得十分超卓，但这还不行。关于没有超越 1000 万个单元用例的任何人来说，一个能够购买特定运用 IP 或芯片并将其集成到硬件规划中的敞开生态体系是必要的。即便关于这些公司，小芯片风格的体系架构也是答案。

跟着咱们持续缩短，预期收益率会缓慢下降。这是一个合乎逻辑的定论，由于每个接连的节点都会添加约 35% 的流程进程。当前沿流程在数千个流程进程中进行衡量时，过错开端敏捷堆积。工业公司喜爱议论“Six Sigma”，但这对半导体制作来说还不行。让咱们假定一个有 2000 个工艺进程的进程，每个进程的每 cm2缺点数为Six Sigma。那么D0（每 cm2缺点率的职业术语）终究将是0.678。芯片越大，呈现缺点的或许性就越大。

假如这个假定的进程是构建英特尔的高端服务器 CPU，Ice Lake。这将导致每个晶片有 4 个杰出的裸片和 76 个有缺点的裸片。现在考虑这个剖析是在 cm2水平上完结的，而且在前沿工艺节点上每 cm2稀有十亿个晶体管。半导体职业比Six Sigma好得多。

除了尺度的完美之外，还有什么处理方案？

Chiplets——小芯片！将大筹码分红许多小筹码。

AMD 是这方面最受欢迎的比如，但这是整个职业的趋势。AMD 能够规划 3 个芯片，一个CPU 中心小芯片和 2 个 IO 芯片。这 3 种规划覆盖了很大一部分商场。一同，英特尔规划了 2 个 Alder Lake 台式机芯片和 3 个 Ice Lake 服务器芯片，以服务于相同的潜在商场。因而，AMD 能够节约规划本钱，制作比英特尔更多内核的 CPU，并节约收益本钱。

要演示 yield 参数，请拜见下表。AMD将 CPU 内核拆分为 8 个 CPU 内核小芯片。假如良率是 100%，英特尔将能够以比 AMD 更低的每个 CPU 内核的本钱制作内核。但相反，英特尔有必要在每个 CPU 内核上花费更多，由于更大的芯片有更多的缺点。下表有一些显着的正告，其间最大的假定是缺点芯片的收成率为 0，而且英特尔和台积电具有相同的 D0。这些假定都不是真的，这个操练是为了演示意图。

小芯片（Chiplet）很棒，但它不是孤立的处理方案。咱们依然遇到许多相同的问题。每个晶体管的本钱仍在上升，规划本钱飙升，由于需求更多 IO 来与其他芯片接口，小芯片被pad约束。由于 IO 约束，部分芯片无法拆分，因而芯片尺度仍在到达峰值。

陆芯国产晶圆划片机

处理办法是什么？

先进封装！

这便是咱们要注意的当地，一些东西供给商将一切倒装芯片封装称为“先进封装”。SemiAnalysis 和大多数业界下流人士不会这么说。因而，咱们将一切凸点尺度小于 100 微米的封装称为“先进”。

最常见的先进封装类别称为扇出。有些人会争论论它乃至不是先进的封装，但那些人大错特错。以Apple 为例，他们将让台积电选用运用处理器芯片，并将其与 90 微米到 60 微米数量级的更密布凸块封装到重组或载体晶圆/面板上。与传统倒装芯片封装比较，凸点密度大约高出 8 倍。

这种重组或载体晶圆/面板然后进一步打开 IO，因而得名扇出。然后将扇出封装连接到主板。硅芯片的规划能够削减对pad受限的忧虑，由于扇出处的pad较小。该封装还能够封装 DRAM 内存、NAND 存储和 PMIC。集成扇出不只要利于密度，而且它们还在封装上保留了许多的芯片间 IO。不然，该 IO 将不得不以更大的IO 距离尺度经过主板进行接口。

集成扇出关于高功用运用程序变得越来越遍及，不只仅是移动运用程序。添加最快的用例是在十多年来规划一向遭到约束的事物的网络方面。AMD 将在其服务器 CPU 和 GPU中十分活跃地选用扇出。Tesla Dojo 1是集成扇出封装的另一个引人注意图比如，但在晶圆级。SemiAnalysis泄漏，特斯拉将在发布公告前运用这种包装类型。

在先进封装中，有 2.5D 和 3D 封装。2.5D 触及封装在其他硅片上的硅片，但较低的硅片专用于布线，没有有源晶体管。这通常以55 微米到 50 微米的距离完结，因而凸点密度高出约 16 倍。最常见和最高容量的用例是具有 TSMC CoWoS（基板上晶圆上芯片）的 Nvidia 数据中心 GPU。台积电将有源芯片封装在只要互连和微凸点的晶圆上。然后运用传统办法将这叠芯片封装到基板上。

其他示例根本上包含每个带有 HBM 的处理器。HBM 是作为一种阶梯函数添加内存带宽的办法而树立的，这种办法高于传统方式的 DRAM。它经过运用更宽的内存总线来完结这一点。这些宽总线会发生与 IO 计数相关的问题，但 HBM 是从头开端规划的，以便在同一包内共存。这推翻了 IO 问题，一同也答应更严密的集成。

2.5D 的更多示例包含根据Intel EMIB 的产品、Xilinx FPGA、AMD 最新的数据中心 GPU 和Amazon Graviton 3。

3D 封装是将一个有源芯片封装在另一个有源芯片之上。这开始由英特尔以 55 微米距离的逻辑硅一同发货，但批量用例将在 36 微米及以下。台积电和 AMD 将推出 17 微米距离的 3D堆叠 V-cache。该技能从凸块过渡到硅通孔 (TSV)，而且具有更大的扩展空间。

其他运用，例如索尼制作的 CMOS 图画传感器，其距离现已到达 6.3 微米。为了坚持比较，36 微米距离的凸点密度高出 31 倍，17 微米距离施行的铜TSV 的 IO 密度将进步 138 倍，而索尼的6.3微米距离的CMOS图画传感器的IO密度比规范翻转芯片高567倍。

这仅仅对首要封装类型的根本解说，但咱们将深入研讨本系列中的不同类型的封装。对未来的封装类型、东西以及东西供给商有许多不同的赌注。设备和 IP 方面比人们乍一看幻想的要振奋得多，但在咱们深入研讨之前，需求先解说基础知识。

关于行将到来的立异海洋，有许多可出资的主意和视点。摩尔定律的放缓正在推进根本性的改变。咱们正处于先进封装推进的半导体规划复兴之中。

半导体工程师

半导体经历共享，半导体效果沟通，半导体信息发布。半导体职业动态，半导体从业者职业规划，芯片工程师生长进程。